Katika nyanja za sarafu za kidijitali, blockchain, na usimbuaji wa data wingu, mbinu za jadi za programu za usimbuaji na ufumbuzi wa siri zinakabiliwa na changamoto kubwa ikiwa ni pamoja na kasi ya hesabu ndogo, matumizi makubwa ya rasilimali za kompyuta kuu, na mahitaji makubwa ya nguvu. Ingawa utekelezaji wa Field Programmable Gate Array (FPGA) kwa kutumia Verilog/VHDL hutoa kichocheo cha vifaa, zinakabiliwa na mizunguko marefu ya maendeleo na ugumu katika matengenezo na usasishaji. Karatasi hii inashughulikia mapungufu haya kwa kupendekeza usanifu mpya wa kichocheo cha FPGA kwa algorithm ya 3DES kwa kutumia mfumo wa OpenCL.
Usanifu uliopendekezwa unatekeleza muundo sambamba wa bomba la mabomba wenye marudio 48. Mikakati ya uboreshaji inajumuisha marekebisho ya uhifadhi wa data na uboreshaji wa upana wa biti za data katika moduli ya usafirishaji wa data ili kuboresha matumizi ya upana wa ukanda wa kiini, pamoja na uboreshaji wa mtiririko wa maagizo katika moduli ya usimbuaji wa algorithm ili kuunda usanifu sambamba wa bomba la mabomba wenye ufanisi. Faida za ziada za utendaji hupatikana kupitia vekta ya kiini na uigaji wa kitengo cha hesabu.
Kiwango cha Juu cha Uzalishaji kwenye Intel Stratix 10 GX2800
Faida ya utendaji ikilinganishwa na CPU ya Intel Core i7-9700
Faida ya ufanisi wa nishati ikilinganishwa na CPU
Faida ya Utendaji & Ufanisi ikilinganishwa na GPU ya NVIDIA GTX 1080 Ti
Algorithm ya Kawaida ya Usimbuaji wa Data Mara Tatu (3DES) imejengwa juu ya algorithm ya DES, ikiboresha usalama kupitia shughuli tatu mfululizo za DES. Wakati DES inatumia ufunguo wa biti 56 na marudio 16, 3DES inatumia ufunguo wa biti 168 na marudio 48.
Algorithm ya DES hufanya kazi kwenye vizuizi vya biti 64 vya maandishi wazi. Kazi yake kuu, mtandao wa Feistel, inaweza kuwakilishwa kama: $L_i = R_{i-1}$ $R_i = L_{i-1} \oplus F(R_{i-1}, K_i)$ Ambapo $L_i$ na $R_i$ ni nusu za kushoto na kulia za kizuizi cha data katika mzunguko $i$, $K_i$ ndio ufunguo wa mzunguko, na $F$ ndio kazi ya mzunguko inayohusisha upanuzi, uingizwaji wa kisanduku-S, na mpangilio upya.
3DES hutumia DES mara tatu kwa ufunguo mbili au tatu huru (hali ya EDE): $Nakala iliyosimbwa = E_{K3}(D_{K2}(E_{K1}(Maandishi wazi)))$. Muundo huu huongeza kwa kiasi kikubwa ukinzani dhidi ya mashambulizi ya nguvu kwa kulinganisha na DES moja.
Kichocheo kinatumia mfano wa hesabu mbalimbali wa OpenCL, kuruhusu programu za kiini kukusanywa na kutekelezwa kwenye vifaa vya FPGA. Njia hii inaunganisha pengo kati ya kubadilika kwa programu na utendaji wa vifaa.
Usanifu una mwenyeji (CPU) anayesimamia mtiririko wa udhibiti na uhamisho wa data, na kifaa (FPGA) kinachotekeleza kiini chenye mzigo mkubwa wa hesabu cha 3DES. Kiini cha FPGA kimeundwa na muundo wa bomba la mabomba lenye kina kirefu ili kuchakata vizuizi vingi vya data wakati mmoja.
Kiini cha usanifu ni bomba la mabomba la hatua 48 linalolingana na marudio 48 ya 3DES. Kila hatua imehesabiwa kwa uangalifu ili kuhakikisha masafa ya juu ya saa na matumizi kamili ya bomba la mabomba, ikificha ucheleweshaji wa shughuli za mtu binafsi.
Moduli hii inashughulikia usogeaji wa data kati ya kumbukumbu ya mwenyeji na kumbukumbu ya jumla ya FPGA. Mikakati kama vile uhamishaji wa mlipuko na ufikiaji wa kumbukumbu uliowekwa sawa hutumiwa kufikia upana wa ukanda wa kinadharia karibu na kilele. Matumizi ya interfaces pana za AXI (k.m., biti 512) ni sababu muhimu katika kuboresha upana wa ukanda unaofaa.
Moduli hii inatekeleza mizunguko ya Feistel ya 3DES. Kisanduku-S, ambacho kwa kawaida kinatekelezwa kama meza za kutafutia (LUTs), kimeboreshwa kwa ajili ya vipengele vya mantiki vya FPGA. Shughuli za mpangilio upya na upanuzi zimeunganishwa kwenye njia ya data.
Uzalishaji wa jumla $T$ wa kichocheo unaweza kuigwa kama: $T = f_{clk} \times W \times N_{CU} \times \eta$ Ambapo $f_{clk}$ ndio masafa ya uendeshaji, $W$ ndio upana wa biti zilizochakatwa kwa kila mzunguko, $N_{CU}$ ndio idadi ya vitengo vya hesabu, na $\eta$ ndio kipengele cha ufanisi cha bomba la mabomba (karibu na 1 kwa usanifu ulio na usawa mzuri).
Kichocheo kilitekelezwa kwenye FPGA ya Intel Stratix 10 GX2800. Matokeo makuu ni:
ikilinganishwa na CPU (Intel Core i7-9700): Kichocheo cha FPGA kinaonyesha uboreshaji wa utendaji wa 372x na uboreshaji wa kushangaza wa 644x katika ufanisi wa nishati (Utendaji/Watt). Hii inaangazia ubora wa FPGA kwa viini vilivyobainishwa, vyenye mzigo mkubwa wa hesabu.
ikilinganishwa na GPU (NVIDIA GeForce GTX 1080 Ti): FPGA inafikia uzalishaji wa juu zaidi kwa 20% na ufanisi bora wa nishati kwa 9x. Wakati GPU zinafanikiwa katika usambamba mkubwa kwenye data ya kawaida, FPGA zinaweza kufikia ufanisi wa juu zaidi kwenye shughuli za kiwango cha biti na mabomba ya mabomba maalum, kama inavyoonekana katika algorithm za usimbuaji.
Usanifu unatumia kwa ufanisi rasilimali za FPGA. Vipimo muhimu vinajumuisha:
Mfumo wa Kutathmini Vichocheo vya Usimbuaji vya Vifaa:
Kisa cha Utafiti - Lango la Usimbuaji wa Data Wingu: Fikiria huduma salama ya uhifadhi wingu ambayo husimbua data yote iliyohifadhiwa kwa kutumia 3DES. Suluhisho la programu pekee kwenye seva ya Xeon linaweza kuwa kizuizi. Kwa kuhamisha usimbuaji wa 3DES kwenye kadi ya kichocheo cha FPGA (kama Intel PAC yenye Stratix 10), huduma inaweza kufikia uzalishaji wa jumla wa juu zaidi, ucheleweshaji wa chini kwa maombi ya mtu binafsi kutokana na mabomba ya vifaa, na kupunguza matumizi ya nguvu ya seva na mzigo wa CPU, na kutoa rasilimali kwa kazi zingine.
Karatasi hii sio tu juu ya kufanya 3DES iwe haraka; ni mpango wa kimkakati wa kurudisha ufanisi katika enzi ya baada ya Sheria ya Moore. Wakati tasnia imekuwa ikilengwa na FLOPs ghafi za GPU kwa ajili ya kuchochea, waandishi wanaonyesha ukumbusho mkali: kwa viini maalum, vilivyobainishwa vizuri kama misingi ya usimbuaji, uwezekano wa programu wa kiwango cha biti, wenye uamuzi wa FPGA unaweza kushinda usanifu wa jumla, wenye njaa ya nguvu wa CPU na GPU. Faida ya ufanisi wa nishati ya 644x ikilinganishwa na CPU ya kisasa sio uboreshaji wa kidogo—ni mabadiliko ya dhana kwa waendeshaji wa kituo cha data ambapo nguvu ndio kituo cha gharama cha mwisho. Kazi hii inalingana na mwelekeo mpana unaoonekana kwenye wakubwa wa wingu kama Microsoft na Amazon, ambao hutumia FPGA (na sasa ASIC) kwa kiwango kikubwa kwa kazi kama vile uhalisi wa mtandao na ubadilishaji wa video, wakipendelea utendaji-kwa-watt kuliko uzalishaji wa kinadharia wa kilele.
Mantiki ya waandishi ni ya kulazimisha na ya kimfumo. Wanatambua kwa usahihi shida mbili: programu ni polepole sana na isiyo na ufanisi, wakati maendeleo ya FPGA ya jadi yenye msingi wa HDL ni polepole sana na ngumu. Suluhisho lao, kutumia OpenCL kama zana ya Ujumuishaji wa Kiwango cha Juu (HLS), linashambulia pande zote mbili kwa ustadi. Mikakati ya uboreshaji inafuata safu wazi: kwanza, hakikisha data inaweza kutiririka kwa vitengo vya hesabu kwa ufanisi (uhifadhi wa data, upana wa biti). Pili, hakikisha vitengo vya hesabu vinaweza kutumika kwa kiwango cha juu (uboreshaji wa maagizo, bomba la mabomba). Mwishowe, ongeza kiwango (vekta, uigaji). Hii inafanana na mchakato wa uboreshaji wa viini vya GPU lakini inatumika kwa muundo ambapo "viini" vimejengwa maalum kwa kazi halisi. Ulinganisho na GTX 1080 Ti unaelezea hasa—inaonyesha kuwa hata dhidi ya kichakataji chenye usambamba mkubwa, njia ya data maalum kwenye FPGA inaweza kushinda kwa utendaji na, kwa uamuzi, ufanisi.
Nguvu: Matokeo ya utendaji na ufanisi ni bora na yamepimwa kwa ukali. Matumizi ya OpenCL hutoa ufikiaji muhimu kwa msanidi programu na ulinzi wa baadaye, kama ilivyoelezwa katika uainishaji wa OpenCL wa Khronos ambao huwezesha uhamishaji kati ya wauzaji. Mwelekeo kwenye 3DES, kiwango cha zamani lakini bado kinachotumiwa kwa kiwango kikubwa (k.m., katika mifumo ya kifedha), inashughulikia hitaji la kweli la kisasa badala ya zoezi la kitaaluma pekee.
Kasoro & Mapungufu Muhimu: Kasoro ya karatasi hii ni upeo wake mwembamba. 3DES inatolewa nafasi kwa AES-256 kwa mifumo mipya, kulingana na miongozo ya NIST. Kazi ingekuwa na athari kubwa zaidi ikiwa ingeonyesha ubadilika wa njia ya OpenCL kwa kutekeleza pia AES au mgombeaji wa baada ya quantum, na kuonyesha thamani ya mfumo zaidi ya algorithm moja. Zaidi ya hayo, uchambuzi hauna majadiliano juu ya udhaifu wa njia ya upande. Utekelezaji wa vifaa, hasa ule unaolenga uzalishaji wa juu, unaweza kuwa na hatari ya mashambulizi ya uchambuzi wa wakati au nguvu. Kupuuza hili la usalama ni makosa makubwa kwa karatasi ya usimbuaji. Kazi ya watafiti kama Mangard n.k. juu ya ukinzani wa njia ya upande wa vifaa ni muktadha muhimu unaokosekana hapa.
Kwa Meneja wa Bidhaa katika kampuni za wingu au vifaa vya usalama: Utafiti huu ni uthibitisho wa dhana ya kutumia kadi za kichocheo zenye msingi wa FPGA kwa ajili ya kuhamisha mizigo ya usimbuaji (ukomeshaji wa TLS, usimbuaji wa uhifadhi). Akiba ya nishati pekee inathibitisha mradi wa majaribio. Kwa Wasanifu wa Usalama: Sukuma wauzaji wako. Taka vichocheo vya vifaa, iwe FPGA au ASIC, vijumuishe miundo inayozuia njia ya upande kama kipengele cha kawaida, sio kama kitu cha baadaye. Kwa Watafiti & Wasanidi Programu: Usikome kwenye 3DES. Tumia njia hii ya OpenCL kama msingi. Hatua inayofuata muhimu ni kujenga maktaba ya viini vya OpenCL vya wazi, vilivyoboreshwa, na vinavyozuia njia ya upande kwa safu ya algorithm (AES-GCM, ChaCha20-Poly1305, SHA-3, Kyber, Dilithium). Jamii inahitaji vizuizi vya ujenzi vinavyoweza kubebeka, vya ufanisi, na salama, sio tu maonyesho ya mara moja. Ukomavu wa mfumo wa zana ulioangaziwa na oneAPI ya Intel na Vitis ya Xilinx hatimaye unafanya hii iwezekanavyo. Mbio sio tu kwa kasi; ni kwa ajili ya kuchochea kwa usalama, ufanisi, na kubadilika.