Pemecut FPGA untuk Algoritma 3DES Berasaskan OpenCL: Reka Bentuk dan Analisis Prestasi

1. Pengenalan & Gambaran Keseluruhan

Dalam domain mata wang digital, rantaian blok, dan penyulitan data awan, permintaan untuk pemprosesan kriptografi berkelajuan tinggi dan berkuasa rendah adalah sangat penting. Pelaksanaan berasaskan perisian tradisional untuk algoritma seperti 3DES mengalami masalah kesesakan prestasi yang ketara, penggunaan sumber CPU yang tinggi, dan penggunaan kuasa yang meningkat. Walaupun Field-Programmable Gate Arrays (FPGA) menawarkan penyelesaian pecutan perkakasan, pembangunan menggunakan Bahasa Penerangan Perkakasan (HDL) aras rendah seperti Verilog/VHDL memakan masa dan kompleks.

Kertas kerja ini membentangkan reka bentuk novel untuk pemecut algoritma 3DES pada FPGA menggunakan rangka kerja Open Computing Language (OpenCL). Seni bina yang dicadangkan memanfaatkan sintesis aras tinggi (HLS) untuk merapatkan jurang produktiviti, melaksanakan struktur selari saluran paip 48-lelaran. Melalui pengoptimuman strategik—termasuk pelarasan penyimpanan data, penambahbaikan lebar-bit, pengoptimuman aliran arahan, vektorisasi kernel, dan replikasi unit pengiraan—reka bentuk ini mencapai peningkatan prestasi dan kecekapan tenaga yang luar biasa berbanding platform CPU dan GPU.

111.8 Gb/s

Kelangsangan Puncak pada Intel Stratix 10

372x

Prestasi vs. Intel Core i7-9700

9x

Kecekapan Tenaga vs. NVIDIA GTX 1080 Ti

2. Latar Belakang Teknikal

2.1 Algoritma 3DES

Triple Data Encryption Standard (3DES) ialah satu cipher blok kunci simetri yang berasal daripada algoritma DES yang lebih lama. Untuk meningkatkan keselamatan terhadap serangan brute-force, 3DES menggunakan cipher DES sebanyak tiga kali pada setiap blok data. Piawaian ini mentakrifkan tiga pilihan penguncian, dengan yang paling selamat menggunakan tiga kunci bebas (Pilihan Penguncian 1): $C = E_{K3}(D_{K2}(E_{K1}(P)))$, di mana $E$ ialah penyulitan, $D$ ialah penyahsulitan, $K1, K2, K3$ ialah kunci, $P$ ialah teks biasa, dan $C$ ialah teks sifer. Ini menghasilkan panjang kunci berkesan 168 bit dan 48 pusingan pengiraan.

2.2 OpenCL untuk Pengaturcaraan FPGA

OpenCL ialah satu piawaian terbuka dan bebas royalti untuk pengaturcaraan selari merentas platform heterogen (CPU, GPU, FPGA, DSP). Untuk FPGA, alat seperti Intel FPGA SDK untuk OpenCL bertindak sebagai pengkompil Sintesis Aras Tinggi (HLS), menterjemah kod kernel yang ditulis dalam bahasa seperti C kepada litar perkakasan yang cekap. Abstraksi ini mengurangkan masa dan kerumitan pembangunan dengan ketara berbanding reka bentuk RTL, menjadikan pecutan FPGA boleh diakses oleh pembangun perisian dan pakar domain.

3. Seni Bina & Reka Bentuk Pemecut

3.1 Struktur Selari Saluran Paip

Teras pemecut ini ialah seni bina saluran paip yang sangat dalam yang membuka 48 pusingan algoritma 3DES. Reka bentuk ini membolehkan berbilang blok data diproses serentak pada peringkat berbeza saluran paip penyulitan, memaksimumkan penggunaan perkakasan dan kelangsangan. Saluran paip ini diseimbangkan dengan teliti untuk mengelakkan genangan dan memastikan aliran data berterusan.

3.2 Pengoptimuman Penghantaran Data

Untuk mengatasi kesesakan lebar jalur ingatan yang biasa dalam reka bentuk pemecut, dua strategi utama digunakan:

Pelarasan Penyimpanan Data: Mengoptimumkan susun atur data dalam ingatan hos dan peranti untuk membolehkan pemindahan letupan yang cekap dan meminimumkan kependaman akses.
Penambahbaikan Lebar-bit Data: Meningkatkan lebar laluan data antara ingatan dan kernel untuk sepadan dengan keupayaan bas dalaman FPGA, seterusnya meningkatkan penggunaan lebar jalur berkesan.

3.3 Strategi Pengoptimuman Kernel

Kernel OpenCL dioptimumkan menggunakan beberapa teknik:

Pengoptimuman Aliran Arahan: Menyusun semula dan memudahkan operasi untuk mencipta jadual saluran paip yang cekap, mengurangkan kebergantungan dan kitaran tidak aktif.
Vektorisasi Kernel: Menggunakan operasi Single Instruction, Multiple Data (SIMD) untuk memproses berbilang elemen data serentak dalam satu contoh kernel.
Replikasi Unit Pengiraan: Menginstantkan berbilang salinan kernel yang dioptimumkan (Unit Pengiraan) pada fabrik FPGA untuk memproses aliran data bebas secara selari, menskalakan prestasi dengan sumber yang tersedia.

4. Keputusan Eksperimen & Prestasi

Pemecut ini telah dilaksanakan dan diuji pada Intel Stratix 10 GX2800 FPGA. Metrik prestasi utama adalah seperti berikut:

Kelangsangan: Mencapai kelangsangan puncak 111.801 Gb/s.
vs. CPU (Intel Core i7-9700): Prestasi bertambah baik dengan faktor 372, dengan kecekapan tenaga 644 kali lebih baik.
vs. GPU (NVIDIA GeForce GTX 1080 Ti): Mengatasi dalam kedua-dua metrik, memberikan prestasi 20% lebih tinggi dan kecekapan tenaga 9 kali lebih baik.

Penerangan Carta (Tersirat): Satu carta bar akan memvisualisasikan analisis perbandingan ini dengan berkesan. Paksi-x akan menyenaraikan tiga platform (Stratix 10 FPGA, Core i7 CPU, GTX 1080 Ti GPU). Dua paksi-y boleh digunakan: kiri untuk Kelangsangan (Gb/s), menunjukkan satu bar yang sangat tinggi untuk FPGA; kanan untuk Prestasi Dinormalisasi (CPU=1), menunjukkan bar FPGA pada 372 dan bar GPU sedikit di atas 1. Satu carta bar berkelompok berasingan boleh menunjukkan Kecekapan Tenaga (Ops/J atau serupa), menonjolkan kelebihan besar FPGA 644x berbanding CPU dan 9x berbanding GPU.

5. Inti Pati & Perspektif Penganalisis

Inti Pati: Kertas kerja ini bukan sekadar tentang menjadikan 3DES pantas pada FPGA; ia adalah satu pelan induk yang menarik untuk mendemokrasikan pecutan perkakasan. Penulis menunjukkan bahawa dengan menggunakan HLS berasaskan OpenCL secara strategik, anda boleh mencapai prestasi yang bukan sahaja mengatasi CPU tujuan am tetapi juga melampaui GPU berprestasi tinggi dalam domain sasaran, sambil mengelakkan kos kejuruteraan yang tinggi untuk reka bentuk RTL tradisional.

Aliran Logik: Hujah ini adalah metodikal. Ia bermula dengan mengenal pasti titik kesakitan kritikal dalam perisian (perlahan) dan pembangunan FPGA tradisional (sukar). Laluan penyelesaian adalah jelas: gunakan OpenCL/HLS untuk produktiviti, kemudian gunakan satu urutan pengoptimuman yang difahami dengan baik tetapi kritikal (saluran paip, vektorisasi, replikasi) untuk mengekstrak kecekapan perkakasan maksimum. Perbandingan prestasi terhadap garis dasar CPU dan GPU yang mantap mengesahkan keseluruhan pendekatan.

Kekuatan & Kelemahan: Kekuatannya tidak dapat dinafikan: keuntungan 372x/644x yang dilaporkan berbanding CPU moden adalah menakjubkan dan menyerlahkan potensi mentah perkakasan khusus domain. Penggunaan OpenCL adalah satu kekuatan praktikal utama, selari dengan trend industri ke arah pengkomputeran heterogen yang boleh diakses, seperti yang dilihat dalam rangka kerja seperti TensorFlow untuk ML atau OneAPI. Walau bagaimanapun, satu kelemahan kritikal ialah kekurangan garis dasar perbandingan dengan teras 3DES Verilog/VHDL yang dioptimumkan secara manual pada FPGA Stratix 10 yang sama. Walaupun perbandingan GPU/CPU adalah sangat baik untuk penentuan pasaran, komuniti HLS perlu mengetahui "jurang kecekapan" antara HLS dan reka bentuk RTL pakar untuk masalah khusus ini. Tambahan pula, seperti yang dinyatakan oleh penyelidikan dari University of Toronto mengenai produktiviti HLS, abstraksi kadangkala boleh mengaburkan kawalan aras rendah, berpotensi meninggalkan sedikit prestasi berbanding pelaksanaan RTL yang optimum.

Wawasan Boleh Tindak: Untuk pasukan produk, mesejnya jelas: Untuk beban kerja kriptografi fungsi tetap volum tinggi (melebihi hanya 3DES), pemecut FPGA berasaskan OpenCL harus menjadi penanding serius dalam fasa penilaian seni bina, terutamanya di mana kecekapan kuasa adalah kekangan utama (cth., pusat data pinggir, perkakasan rangkaian). Metodologi ini boleh dipindahkan. Pengajaran sebenar ialah buku panduan pengoptimuman—susun atur data, lebar-bit, saluran paip, vektorisasi, replikasi. Ini bukan konsep baharu, tetapi melihatnya digunakan secara kohesif dalam konteks OpenCL untuk mengatasi GPU utama adalah satu bukti yang kuat. Langkah seterusnya ialah menggunakan pelan induk yang sama ini kepada algoritma kriptografi pasca-kuantum seperti Kyber atau Dilithium, yang intensif pengiraan dan calon utama untuk pecutan sedemikian.

6. Butiran Teknikal & Rumusan Matematik

Proses penyulitan 3DES dengan tiga kunci bebas (mod EDE) ditakrifkan secara formal sebagai:

$Ciphertext = E_{K_3}(D_{K_2}(E_{K_1}(Plaintext)))$

Di mana fungsi pusingan DES tunggal $F(R, K)$, yang digunakan semasa setiap 16 pusingan setiap operasi DES, adalah penting untuk pengiraan. Ia melibatkan:

Pengembangan: Separuh kanan 32-bit $R$ dikembangkan kepada 48 bit melalui jadual pilih atur tetap $E$.
Pencampuran Kunci: $R$ yang dikembangkan di-XOR dengan kunci pusingan 48-bit $K$ yang diperoleh daripada kunci utama.
Penggantian (S-Box): Hasil 48-bit dibahagikan kepada lapan bahagian 6-bit, setiap satu ditransformasikan kepada output 4-bit oleh kotak penggantian bukan linear (S-Box). Ini adalah operasi bukan linear teras: $S(B) = S_i(B)$, di mana $B$ ialah input 6-bit dan $S_i$ ialah jadual S-Box ke-$i$.
Pilih Atur (P-Box): Output 32-bit dari S-Box dipilih atur oleh fungsi tetap $P$.

Output fungsi pusingan ialah: $F(R, K) = P(S(E(R) \oplus K))$.

Saluran paip pemecut secara berkesan mengira fungsi $F$ ini 48 kali setiap blok data, dengan peringkat saluran paip memetakan kepada operasi pengembangan, XOR, carian S-Box, dan pilih atur, semuanya dioptimumkan untuk pelaksanaan selari.

7. Kerangka Analisis & Contoh Kes

Kerangka untuk Menilai Pemecut Berasaskan HLS:

Apabila menganalisis kertas kerja seperti ini, kami menggunakan kerangka pelbagai dimensi:

Prestasi: Kelangsangan mutlak (Gb/s) dan kependaman. Perbandingan dengan garis dasar relevan (CPU, GPU, kerja FPGA lain).
Kecekapan: Prestasi per Watt (Kecekapan Tenaga). Penggunaan sumber (Unsur Logik, BRAM, blok DSP pada FPGA).
Produktiviti: Masa pembangunan tersirat yang dijimatkan dengan menggunakan OpenCL vs. HDL. Kebolehpindahan kod merentas keluarga FPGA.
Kesahan Metodologi: Adakah strategi pengoptimuman dijelaskan dan dibenarkan dengan jelas? Adakah persediaan eksperimen (alat, versi, data penanda aras) boleh dihasilkan semula?
Keumuman: Bolehkah strategi seni bina teras (saluran paip, vektorisasi) digunakan pada algoritma lain (cth., AES, SHA-3)?

Contoh Kes: Menggunakan Kerangka

Mari gunakan titik #5 (Keumuman) pada algoritma AES. Strategi kertas kerja ini sangat boleh dipindahkan:

Struktur Selari Saluran Paip: AES-128 mempunyai 10 pusingan. Satu saluran paip 10-peringkat (atau lebih dalam melalui pembukaan) boleh dibina.
Pengoptimuman Penghantaran Data: Pengoptimuman lebar dan susun atur data yang sama akan digunakan untuk membekalkan kernel AES.
Vektorisasi Kernel: Operasi AES pada matriks keadaan 128-bit sangat boleh diselaraskan dalam satu blok.
Replikasi Unit Pengiraan: Berbilang teras AES bebas boleh diinstantkan.

Perubahan seni bina utama ialah menggantikan laluan data fungsi-$F$ DES dengan transformasi pusingan AES (SubBytes, ShiftRows, MixColumns, AddRoundKey). Prinsip pengoptimuman kekal sama. Satu kajian serupa oleh penyelidik di ETH Zurich mengenai pecutan AES berasaskan OpenCL pada FPGA mencapai lonjakan prestasi setanding, mengesahkan keumuman pendekatan ini.

8. Aplikasi Masa Depan & Hala Tuju Penyelidikan

Kejayaan reka bentuk ini membuka beberapa laluan yang menjanjikan:

Kriptografi Pasca-Kuantum (PQC): Pemiawaian algoritma PQC (cth., oleh NIST) sedang dijalankan. Algoritma seperti CRYSTALS-Kyber (pengkapsulan kunci) dan CRYSTALS-Dilithium (tandatangan) melibatkan aritmetik polinomial kompleks yang sangat boleh diselaraskan dan intensif pengiraan, menjadikannya sasaran ideal untuk pelan induk pecutan FPGA ini.
Pecutan Penyulitan Homomorfik: Melakukan pengiraan pada data yang disulit adalah sangat terikat pengiraan. Pemecut FPGA yang dioptimumkan boleh menjadikan skema homomorfik tertentu praktikal untuk kegunaan dunia sebenar.
Unit Pemprosesan Data Selamat Bersepadu: Menggabungkan pemecut kriptografi ini dengan pengawal antara muka rangkaian (SmartNIC) atau pengawal storan untuk menyediakan penyulitan/penyahsulitan kadar talian telus untuk data-at-rest dan data-in-motion dalam pusat data.
Penambahbaikan Rangkaian Alatan: Penyelidikan masa depan boleh memberi tumpuan kepada mengautomasikan strategi pengoptimuman yang dibentangkan di sini. Bolehkah pengkompil OpenCL secara automatik menyimpulkan lebar-bit data optimum atau mencadangkan replikasi unit pengiraan berdasarkan analisis kernel dan sumber FPGA sasaran?
Pemecut Tangkas Berbilang-Algoritma: Mereka bentuk kernel yang boleh dikonfigurasi semula yang boleh menyokong berbilang cipher simetri (3DES, AES, ChaCha20) berdasarkan permintaan beban kerja, memanfaatkan keupayaan konfigurasi semula separa FPGA moden.

9. Rujukan

WU J., ZHENG B., NIE Y., CHAI Z. (2021). FPGA Accelerator for 3DES Algorithm Based on OpenCL. Computer Engineering, 47(12), 147-155, 162.
National Institute of Standards and Technology (NIST). (1999). Recommendation for the Triple Data Encryption Algorithm (TDEA) Block Cipher. NIST Special Publication 800-67.
Khronos Group. (2024). OpenCL Overview. https://www.khronos.org/opencl/
Intel Corporation. (2023). Intel FPGA SDK for OpenCL. https://www.intel.com/content/www/us/en/software/programmable/sdk-for-opencl/overview.html
Ismail, A., & Shannon, L. (2019). High-Level Synthesis for FPGA-Based Cryptography: A Survey. In Proceedings of the International Conference on Field-Programmable Technology (FPT).
University of Toronto, Department of Electrical & Computer Engineering. (2022). Research in High-Level Synthesis and FPGA Architectures. https://www.eecg.utoronto.ca/~jayar/research/hls.html
ETH Zurich, Secure & Reliable Systems Group. (2021). Hardware Acceleration of Modern Cryptography. https://srs.group.ethz.ch/research.html
Zhuo, L., & Prasanna, V. K. (2005). High-Performance Designs for Linear Algebra Operations on Reconfigurable Hardware. IEEE Transactions on Parallel and Distributed Systems.